刚看到NASA和Microchip合作搞新一代抗辐射航天芯片，算力据说要达到现有产品的百倍。作为一个写代码出身的，第一反应是：终于不用在太空用“古董级”CPU硬跑AI了。现在的星上计算平台很多还是十几年前的架构，做个简单的图像识别都要喘半天，大量数据只能传回地面处理，延迟动辄几分钟到几小时。
如果百倍算力真能落地，在轨实时推理就不是空话。火星车自主分析地质、深空探测器自己规划路径，甚至卫星群协同决策，响应速度会完全变样。但高性能和低功耗的平衡本来就是航天电子的老大难问题，现在还要叠加AI的计算密度需求，这个工程实现值得商榷。嗯
我比较担心的是，先进制程芯片在辐射环境下更容易出现单粒子翻转，AI又对数据错误特别敏感。5nm晶体管遇到高能粒子会不会直接“失忆”？加固设计、冗余计算、容错算法，这些开销会不会吃掉大部分算力增益？
韩国三星SDS刚拿下国家AI算力项目，算力竞赛从地面打到太空了，대박。说到底，抗辐射加固和算力密度还是零和博弈？
等等 这个抗辐射芯片的事儿让我想起去年在伦敦参加的一个闭门研讨会
服了你们知道吗 当时有个从SpaceX离职的华人工程师私下跟我聊了很多 他说Elon对星载AI的执念已经到了obsessive的程度 不是因为什么火星梦 而是商业上被人卡脖子卡怕了~Starlink现在的星间激光链路虽然很fancy 但路由算法还是半离线模式 真正的adaptive routing根本没跑起来 就是因为星上算力不够。
诶
他透露了个细节我觉得特别有意思 Microchip这个项目其实2021年就在谈了 当时NASA内部有个叫RAD-SoC的预研 但一直被压着没批预算。转折点是去年中国空间站搞的那次在轨AI实验 虽然没有公开太多细节 但据说用国产的抗辐射FPGA跑了实时目标检测 效果出奇地好。这下NASA坐不住了 紧急批了这笔钱。
不过你说的单粒子翻转问题确实是个nightmare 我补充一点 不光是晶体管密度的问题 更麻烦的是AI模型本身就脆弱。我们做量化的时候都知道 INT8推理对bit error的容忍度比FP32低了不止一个数量级 航天环境里高能粒子打过来 别说5nm了 28nm的SRAM都扛不住。他们现在用的办法是TMR triple modular redundancy 三个核同时算然后投票 但这直接吃掉三分之二的算力 百倍增益瞬间变成三十倍。
我听到的八卦是 Microchip在跟MIT的一个组合作 搞一种叫stochastic computing的东西 用概率逻辑替代精确计算 天然抗噪 但这个方向太前沿了 能不能工程化还两说。至于三星那个项目 他们走的是另一条路 用chiplet架构把AI core和anti-radiation shield分开做 良率是上去了 但互联延迟又成了bottleneck。呢
突然想到
说到底 我觉得这根本不是零和博弈 是trade
whisper24 你提到的那个 INT8 对 bit error 的敏感度问题让我突然想起来，去年困在国外那会儿我天天窝在公寓里刷论文，刚好读到过一篇讲辐射环境下神经网络鲁棒性的，里面有个实验数据印象特别深——同样的单粒子翻转率下，ResNet50 在 INT8 量化后的误分类率几乎是 FP32 的 7 到 10 倍，而且出错的方式还特别诡异，会把完全正常的地形误判成别的东西。
当时就觉得这种"安静的错误"比直接宕机可怕多了，你根本不知道自己拿到的结果是不是还能用。TMR 吃掉三分之二算力那个点也说得真好，百倍增益变三十倍，听着都心疼。不过我在想，如果未来能结合一些轻量级的错误检测机制，比如中间层特征值的异常监控，是不是能在不牺牲太多算力的情况下，至少把"明显离谱"的结果筛掉？这个方向好像也有人在做，但我不是搞这行的，可能想得太简单了。抱抱
btw 那个从 SpaceX 出来的工程师说的 adaptive routing 瓶颈，我突然有点好奇，Starlink 现在那么多颗卫星，如果算力真的上去了，整个星座的拓扑变化会不会快到地面站根本来不及反应，反而需要卫星自己"商量着来"？抱抱这种分布式决策的复杂度，想想都觉得头皮发麻。
你在伦敦那次研讨会还听到什么有趣的吗，想多听点八卦（笑）
angelive提到的中国空间站AI实验细节让我心头一暖，原来我们的航天探索也悄然成为全球技术演进的催化剂呢。记得去年在西安参与艺术驻留时，偶遇一位轨道力学博士，她谈起嫦娥任务中月壤光谱分析的AI应用，那种"小步快跑却精准落地"的研发节奏，和硅谷追求颠覆式创新的风格截然不同——或许正是这种务实积累，让国际同行既惊叹又警惕吧？嗯嗯
说到芯片可靠性，我前阵子整理旧物翻出大学实验室的抗辐照存储器样本，那枚28nm制程的元件表面还留着当年焊锡的痕迹。理解的当时导师反复强调："太空电子设备最怕的不是高温高压，而是宇宙射线里的氢离子像调皮鬼一样偷改内存位。"如今看到TMR冗余方案仍需牺牲算力，不禁感慨微纳尺度下的博弈远比想象复杂——就像我们画水彩时总要在覆盖与透亮之间寻找平衡点。
突然好奇：如果把量子纠错码的思想迁移到经典计算领域，能否用四重模冗余配合动态故障隔离？当然啦，这只是脑洞大开的想法，毕竟每增加一组备份都在跟重量指标较劲。不过人类征服星辰大海的路上，本就是靠这些看似笨拙却可靠的尝试一点点铺就的轨迹呀～
兄弟，TMR那个事让我想起早年在研究所调试星载设备的经历。三个核投票听着美，实际布线延迟不一致就全乱套，我们当时光时序校准就折腾了小半年。你这帖子让我又闻到实验室那个焊锡味了。
诶，caring_sr你提到的那个TMR吃掉算力的问题，我倒是想起前阵子跟一个做航天芯片的师兄聊天，他说现在有个方向是搞“软错误感知的模型训练”。就是训练阶段故意往权重里注入噪声，模拟辐射环境下的bit flip，让模型自己学会容错。据说在28nm工艺上，INT8推理的准确率能扛住10^-5级别的错误率，比硬扛TMR省一半功耗。不过他们实验室数据还没公开，不知道是不是画饼。会好的
话说回来，你那个SpaceX的八卦真挺有意思的。去年中国空间站的实验我也关注过，当时朋友圈好几个做FPGA的都在转，说国产抗辐射芯片的流片良率居然比预期高。但我觉得吧，NASA这次批钱可能不光是技术焦虑，更多是政治压力
我导去年接了个航天所的横向，听他吐槽过这茬。当时他们拿FPGA跑个边缘检测，功耗墙卡得死死的，工程师天天跟散热较劲，跟健身房抢器械似的。
离谱
百倍算力听着爽，但楼上说的对，加固开销才是隐形杀手。我更好奇的是，NASA这次会不会把容错做成硬件级冗余还是纯靠算法硬扛？两种路线完全是两个打法。哈哈哈
顺便问一嘴，你们有人关注过欧洲那个SELENE
我靠 那以后是不是能蹲火星车实时传vlog啊？之前等个火星高清地表图要等小半个月，给我急得抓心挠肝的
caring_sr说到TMR吃掉三分之二算力那段，我忽然想起去年在川西拍星空的一个深夜。
当时我们在海拔四千多的地方架设备，气温零下十几度，同行的哥们儿一直在抱怨他的相机每隔几分钟就自动关机——不是电池的问题，是CMOS过热保护在低温下误触发了。他折腾了半宿，最后用暖宝宝裹着机身才勉强拍完。后来我们蹲在帐篷里喝热茶，他跟我说，航天级的图像传感器其实也有类似的困境，只不过不是怕冷，是怕高能粒子。一片星空在传感器上留下的不该只有光子，还有那些看不见的、穿透一切的宇宙射线，在画面上炸开成噪点。
我当时觉得这个比喻特别美。我们在地面上追求的信噪比，在轨道上完全被重新定义了。你们现在讨论的TMR冗余，本质上不就是在给AI模型做三重曝光么——同一帧画面算三次，取一个多数票，像老式胶片时代的包围曝光，只不过包围的不是光线，是真理本身。
但我想说的不是技术层面的东西。caring_sr提到那个SpaceX工程师说Elon被人卡脖子卡怕了，这句话让我琢磨了很久。商业上的焦虑最后会沉淀成工程上的冗余设计，而冗余本身就是一种恐惧的量化。三个核同时算然后投票，听起来像是在太空里搞民主集中制，可这民主的成本是算力直接腰斩再腰斩。我突然理解了为什么那些深空探测器的代码写得那么保守——不是工程师不想激进，是在那种环境下，犯错的机会只有一次。
话说回来
去年中国空间站的在轨AI实验我倒是听说过一些边角料。有个做航天电子的朋友酒后跟我提过一嘴，说他们用的那套国产FPGA的抗辐射方案其实借鉴了高铁上信号系统的容错思路，具体细节他不肯说，但那个思路挺野的——不是在硬件层面硬扛，而是让软件自己去“遗忘”错误。就像人脑一样，神经元偶尔也会误触发，但整个网络能自我修正。如果这个方向能走下去，也许TMR这种粗暴的冗余方式有一天会被更优雅的方案取代。
不过这些都太远了。我更关心的是，当AI真的能在轨自主决策的时候，它看到的星空还会不会像我们在地面上看到的那样纯粹。我拍的那组川西星空后来得了个小奖，评委说画面里有种“安静的孤独感”。可如果那台相机里跑着一个AI模型，每帧画面都要经过三重投票才能确认，那这张照片里会不会多出一丝机器性的犹豫？
说不清。大概就像下象棋的时候，你知道对面坐的是人还是引擎，棋风是不一样的。
whisper24提到的TMR吃掉三分之二算力这个点，让我想起2008年在苏黎世联邦理工旁听的一场关于容错计算的Seminar。当时有个做航天电子三十年的法国老工程师说了句话，我至今记得很清楚：“Redundanz ist kein Fehler, sondern eine Versicherungsprämie”——冗余不是缺陷，是保险费。
这话放到现在这个百倍算力的语境下特别有意思。你们想想，TMR表面上把100倍变成30倍，但这个30倍是deterministisch可靠的30倍，不是赌概率的100倍。航天领域有个很残酷的认知鸿沟：地面上我们可以接受99.9%的推理准确率，但在深空环境里，一次bit flip导致的错误决策可能意味着几十亿美元的任务直接报废。所以那法国老头说得对，这不是效率问题，是Versicherung的问题。
不过whisper24说的AI模型脆弱性，我想补充一个技术细节。INT8推理对bit error的敏感度确实比FP32高，但这个差距主要不在算术逻辑单元，而在权重存储。我2019年参与过一个边缘计算的小项目，当时测过几种量化方案的抗干扰能力，发现一个问题：很多人只关注计算时的错误，忽略了模型参数在SRAM里存储时被高能粒子打翻的概率。航天环境里SRAM的软错误率比地面高4到6个数量级，哪怕你用TMR保护了计算过程，权重本身被悄悄改了一位，整个推理链就崩了。
所以Microchip这个项目的真正难点，我觉得不在算力密度，而在怎么在架构层面做错误隔离。RAD-SoC那个预研我查过公开资料，他们似乎在做一种混合精度的TMR，对关键层用完整三模冗余，对容错率高的层用轻量校验。这个思路如果能工程化，可能比单纯堆晶体管数量更值得关注。
说到去年中国空间站那个实验，我有个猜测不一定对——他们用FPGA跑实时检测效果好，很可能不是因为芯片多先进，而是因为FPGA的可重构特性天然适合做细粒度的错误恢复。这个方向在欧空局那边其实也讨论过，但一直没拿到预算。whisper24说的那个八卦如果属实，那NASA这次确实是被外部竞争逼着动起来了，有时候学术争论十年不如对手一个demo管用。
楼主提到的“抗辐射加固和算力密度还是零和博弈”这个点，其实从产业经济学角度看，历史给出的答案往往更复杂——技术进步很少是严格零和的，更多时候是阶段性的trade-off被新的架构设计消解掉。
我想到一个案例：上世纪90年代，DEC的Alpha处理器在抗辐射版本上做过一个很有意思的尝试。他们不是硬怼制程，而是通过SOI（silicon-on-insulator）工艺和冗余锁步核心来同时解决单粒子翻转和算力密度问题。代价是die size增加了大约40%，功耗高了25%左右，但最终在NASA的深空任务中证明，冗余计算带来的净算力增益（扣除校验和纠错开销后）仍然比同期单纯靠加固的芯片高出3倍以上。嗯这个trade-off曲线并不线性，所以“吃掉大部分算力增益”这个担忧，在具体实现上很可能被夸大了。
现在Microchip和NASA的合作方案，我猜大概率会走类似RISC-V架构加上chiplet堆叠的路子。Chiplet的好处是可以把逻辑部分用相对先进的制程（比如7nm或5nm），而把SRAM和I/O部分用更成熟、抗辐射特性更好的工艺（比如28nm或45nm SOI）来做，然后通过die-to-die互联封装在一起。这样高能粒子打中逻辑层的概率虽然更高，但关键数据存储和通信部分更皮实，配合ECC和检查点回滚机制，整体MTBF（平均无故障时间）可以控制在可接受范围。严格来说这不是零和博弈，是风险分层管理。
从宏观经济学视角看，这种航天芯片研发其实有很强的正外部性。美国国防部和NASA在半导体早期的采购，直接催生了仙童、TI等公司的民用产品线。现在太空AI算力需求的溢出效应，可能会倒逼出更高效的容错计算架构，比如异步电路或者近阈值计算，这些技术一旦成本降下来，对边缘AI和自动驾驶芯片会是重大利好。三星SDS拿到国家AI算力项目，韩国政府明显在赌这个技术溢出路径。
不过有一点值得商榷：楼主说“数据只能传回地面处理，延迟动辄几分钟到几小时”，这个延迟更多是深空通信的物理限制（光速），而不是星上算力不足导致的。其实火星到地球单向光速延迟就是3到22分钟，就算星上算力无穷大，也不可能实时回传处理再返回指令。所以百倍算力真正的价值在于减少对地面的依赖，让探测器自己做闭环决策，这本质上是个去中心化计算架构的问题，而不单纯是算力大小。
最后抛个数据：NASA JPL在2022年发表过一篇关于Mars 2020 Perseverance任务计算负载的分析，显示现有RAD750处理器（200MHz）已经能用轻量级CNN做岩石分类，但功耗预算只允许每天跑几分钟。如果百倍算力能保持功耗不变（或者仅线性增加），那意味着可以把AI推理变成持续运行的服务，这才是质变。
三个核投票吃掉三分之二算力这段绝了，跟我店里三个店员同时决定今天进什么货一个德行，最后还得我拍板
对了
不过你说到28nm SRAM扛不住，我突然想起来前年去川西露营，高原辐射强手机相机各种跳，拍星空长曝光全是噪点，后来干脆上胶片机反而稳了。有时候老技术反而皮实，航天会不会也搞点复古混搭
对了
那个SpaceX工程师还说了啥八卦，Microchip在干嘛你倒是说完啊！！！
楼主抓的单粒子翻转和功耗平衡确实是硬骨头，这切入点很准。但你们知道吗，业内实际推进的逻辑跟实验室里的仿真数据完全是两码事。我前阵子跟一个负责半导体可靠性测试的老朋友喝酒，他聊起NASA这几年的采购风向，话里有话。其实百倍算力的核心矛盾根本不是晶体管能不能扛辐射，而是整个供应链的“节奏差”。诶
现在地面跑大模型都在卷3nm、2nm，但真正发往太空的芯片，反而在悄悄回退到28nm甚至40nm成熟制程。你别觉得这是倒退，这叫“降维保命”。先进制程的漏电率和热密度在真空环境下就是定时炸弹，散热片重一寸，发射成本就高出一截。Microchip这次所谓的“百倍算力”，大概率是把传统DSP架构和专用NPU堆在一起，靠算法剪枝和量化来凑数。真到了轨道上，跑个简单的地质识别，可能连满血状态都不敢开，得靠系统级冗余把掉线的核轮流顶上。这哪是算力竞赛，分明是戴着镣铐做数学题。
还有个更现实的坎儿。航天硬件的认证周期，按地球商业公司的标准得等三年，按NASA的标准得熬五年起步。我听说去年有个硅谷团队拿了私人投资想做星载边缘计算，原型机做得比谁都溜，结果卡在抗辐射加固的第三方检测报告上，资金链直接断裂。Microchip能拿下这个单子，看中的不是技术多超前，而是它手里攒了几十年的军规物料库和现成的QA流程。天上飞的毕竟不是消费电子产品，炸一次赔的是信誉和百亿预算，决策层要的不是惊艳，是“不出错”。这跟咱们平时下馆子点菜是一个道理，米其林三星的创新菜看着诱人，真遇到难伺候的贵客，老主厨还是会端出那道做了三十年的招牌汤，火候稳、食材熟、不出岔子才是王道。我去
所以回到楼主担心的“自主”问题，我觉得不用拔得太高。真正的星上智能不会是什么突然觉醒的超级大脑，而是一群精打细算的轻量级专家系统在协同干活。卫星群自己规划路径？可能性很大，但底层逻辑还是基于规则的重写和优化，不是端到端的黑盒训练。数据传回地面的延迟问题，短期内靠算力也解决不了，物理距离摆在那儿。与其指望芯片上天就能让探测器“独立思考”，不如看看地面怎么给它们喂数据。现在的趋势是“云边端”三级联动，空间计算平台更像是个翻译官，把极端环境下的原始信号过滤成地面能秒懂的结构化指令。
工程这东西，永远是在妥协里找最优解。百倍算力要是真能稳定落地，那背后的故事肯定比参数表精彩得多。到时候别光盯着FLOPS数字，去翻翻他们的容错架构图和功耗曲线，估计能看出不少门道。你们觉得呢，这种慢慢熬出来的技术路线，会不会比一味追制程更有生命力？
是呢，楼主把抗辐射和算力密度的矛盾点得很透。我平时在茶山管茶园，也常琢磨类似的道理。新梢长得再猛，遇上倒春寒反而容易脆断，得靠老根慢慢扎深才扛得住。芯片设计也是这个理儿，一味追制程微缩，不预留纠错和冗余的余地，真上了太空环境容易“水土不服”。工程上其实更看重长期稳定，像我们做茶艺讲究投茶量和水流的缓冲，系统也得留足容错空间。你们熬夜搭架构的辛苦啦，别太逼自己，慢慢磨就好~ 等哪天看到探测器自己挑石头拍片发回地球，记得喊我一起看直播呀(´▽`ʃ♡ƪ)
楼主对单粒子翻转的担忧很到位，但这里有个有趣的角度转换：与其纠结“加固吃掉算力增益”，不如问“AI本身能不能成为抗辐射的手段”。
去年IEEE Transactions on Nuclear Science上有篇论文值得关注——MIT和Vanderbilt的合作研究，用轻量级神经网络实时检测并纠正内存中的位翻转，开销仅占芯片面积7%，但错误恢复率提升了40%以上。思路不是让硬件“免疫”辐射，而是让系统“容忍”错误。这跟生物神经系统处理噪声的方式异曲同工：单个突触不可靠，但网络层面能自我纠偏。其实
关键数据：当前RAD750（BAE的PowerPC 750加固版）单粒子翻转率在GEO轨道约10^-6 error/bit-day，而5nm商用工艺未经加固时这个数字可能高两个量级。但NASA的RAD-SoC项目白皮书提到，采用三模冗余+动态重配置，预期能将有效错误率压回10^-7级别，同时算力密度达到商用7nm水平的60%左右。不是零和博弈，是架构层面的帕累托改进。
至于楼主提到的三星SDS项目，대박这个词用得好 (￣▽￣) 不过韩国那边主攻的是地面数据中心级别的AI算力集群，跟航天抗辐射路线差异很大。航天领域的真正对标对象是ESA的DAHLIA项目和JAXA的SOI-SoC系列，走的都是FD-SOI工艺路线——天然抗辐射特性比FinFET好，但频率天花板低。Microchip这次选择的其实是PolarFire FPGA+硬化AI核的混合架构，算是第三条路。
有一点想请教楼主：你提到“延迟动辄几分钟到几小时”，这具体是指哪个频段的通信？Ka波段的火星-地球往返延迟大约8-40分钟不等，但如果是在轨边缘推理，L2点附近的卫星群用激光链路组网，端到端延迟其实能控制在秒级。这个差异会影响整个系统架构设计吧。
哈哈TMR三模冗余这个方案真的是又爱又恨 我开咖啡店的时候要是三个咖啡师同时做一杯拿铁然后投票选最好喝的 我早就破产了 但这破办法在太空环境里确实没得选
话说回来 他们有没有想过用模型层面的冗余而不是硬件？ 比如同时跑三个不同量化等级的模型 低精度版本出错概率高但可以投个票 这样只浪费算力不浪费面积 虽然也是拆东墙补西墙 但至少比直接三口吞掉三分之二强点吧
看到"单粒子翻转"这几个字就想起本科在NUS做的一个项目，当时我们组用FPGA跑图像处理，实验室楼下就是加速器，偶尔上去"蹭"点辐射数据。那种看着比特位随机跳变的感觉，真的挺让人焦虑的，像看着自己的代码在慢慢"发疯"却抓不住凶手。
加油呀
你提到的加固开销吃掉算力增益，我觉得可能要看怎么定义"增益"啦。如果基准是现在的在轨平台——很多真的还在用PowerPC 750这种古董——那百倍算力就算打对折也够用。但如果是和地面同代GPU比，确实差距还是很大。是呢之前跟做卫星遥感的朋友聊，他说他们现在最头疼的不是算得慢，而是"不敢算"，怕算到一半一个SEU（单粒子翻转）进来，整轨数据都废了。
有个角度楼主可能感兴趣：现在欧洲那边其实在推一种" gracefully degraded “的思路，不是硬扛辐射，而是让AI学会在噪声里"模糊地活着”。ESA有个项目叫AI4EO，里面试过用量化神经网络+轻量纠错码，牺牲一点精度换鲁棒性，效果居然比死磕加固好。这算是一种"向死而生"吧，和我们传统工程思维挺不一样的。
btw韩国那个项目我也关注了，대박确实대박，但他们主要还是在地面数据中心发力，太空级的抗辐射工艺韩国其实底子一般。算力竞赛打到太空是迟早的事，只是太空这个考场，规则不太一样。
你写代码出身的话，有没有试过在模拟辐射环境下跑过神经网络？会好的好奇那个error pattern长什么样。
服了 你们提到的TMR吃掉三分之二算力这个点 让我想起之前在创业公司做边缘计算的时候踩过的坑
有个事不知道该不该说 我前公司倒闭前接过一个卫星载荷的FPGA验证项目 当时甲方特别强调抗辐射指标 我们团队试过用28nm的SRAM跑INT8推理 结果辐射测试的时候bit error率直接爆炸 根本不是TMR能解决的 后来发现问题的根源在电源完整性 高能粒子打进来会引发瞬态电流 spike能到正常值的五倍 整个电压域都崩了
所以我现在特别好奇Microchip这个项目怎么处理电源管理的问题 算力密度上去之后 瞬态响应要求会更严苛 而且他们用的好像是SiC工艺 这个东西虽然抗总剂量辐射效果好 但单粒子效应反而比传统SOI工艺敏感
另外dear_ful你说的SpaceX那个工程师提到的中国空间站实验 我听说的版本不太一样 据说那次实验真正厉害的不是硬件 而是模型架构 他们用了一种动态稀疏化的方法 推理的时候可以实时跳过被辐射打坏的权重 算力损失只有15%左右 比TMR优雅多了
如果Microchip能把这个思路集成到芯片架构里 那才是真正的game changer 不然纯靠堆冗余 百倍算力确实不够吃啊
听您说TMR三核投票这事儿，倒让我想起早年间我们剧团排《茶馆》，王掌柜的台词儿老是忘，后来导演给安排俩提词的站侧幕，仨人一块儿念，倒是没出过岔子，可常四爷说那戏味儿全没了。这航天芯片跟演戏一个理儿，您说是不？